たいちょーの雑記

ぼくが3日に一度くらい雑記をかくところ

SystemVerilog

僕的SystemVerilogメモ

絶望の証 何も見えない 進捗は出ないけど知見が増えたので SystemVerilogが一ミリもわからない人向け Queueは論理合成できない module Test(); byte q[$]; //<--できない initial begin q.push_back(12); //<--できない end endmodule SystemVerilogのQueue…